最終更新日時 2006年 06 月 30日
Ver7.000.000インストールディスクを使ってインストール後、MC作成やドリルデータ作成中に「MTP.EXEが見つかりません」と表示される場合は、次の手順で MTP.EXE を追加して下さい。 <MTP.EXE ファイル追加の手順> 1.ファイル ”mtpexe700.lzh”(サイズ約24.1KB) をダウンロードします。
| ||||||||||
バージョンアップのご案内 | ||||||||||
<< Ver7.000.022 では以下の項目が変更、修正されました >>
◆ 信号線メイクアップ
◆ 部品移動(単) ◆ 自動ボイド、手動ボイド
◆ DRC ◆ HP作成 ◆ スペクトラアウト
|
||||||||||
履 歴 | ||||||||||
◆ 信号線メイクアップ
◆ 部品リスト
◆ アサイン表示 ◆ GBイン
|
||||||||||
◆ 圧縮
◆ DRC
◆ 信号線(定義VIA配線) 2.中継VIA発生後にコンプリート(配線確定)すると、VIA発生で指定した行き先レベルにパターンが未接続でもランド属性は
◆ 信号線−複写 ◆ 信号線−平行移動 ◆ 部品移動(単)
◆ 部品自動作成
◆ シルクカット
◆ 自動ボイド
◆ グリッド設定 ◆ ネットチェック
◆ 塗り込み編集 ◆ GB作成
|
||||||||||
<< Ver7.000.019 では以下の項目が変更、修正されました >> Ver7.000.019以降で登録したMPWは、Ver7.000.019未満のVer7.0では読み込みできません。
◆ MPW合成
◆ ショートカット
◆ ネットチェック、論理ネット表示
◆ DRC 2.DRC実行前に ”未配線ピンをエラーにしない”
項目の確認を行うダイアログ表示を追加しました。
◆ 自動ボイド、手動ボイド
2.ホールのクリアランスがゼロだと形状化けする場合があり修正しました。 3.アウトライン端点の接続精度を調整しました。
◆ 塗り込み編集
2.塗り込みDRCエラー(クロスエラー、微小ライン)が検出された場合、その箇所を拡大表示するようにしました。 3.編集作業中のリペイント表示を改善しました。 ◆ 編集 図形線
◆ 図形線−C編集(R付け)
◆ シルクカット ◆ 信号線 複写
◆ 部品移動
◆ 部品配置、部品イン ◆ アサインチェック
◆ アサイン編集
|
||||||||||
<< Ver7.000.016 では以下の項目が変更、修正されました >>
◆ 読み込みPCB、HD(”定義VIA化”)
| ||||||||||
<< Ver7.000.015 では以下の項目が変更、修正されました >>
◆ ショートカットメニュー
◆ DRC
◆ ピン名TX
◆ 読み込みPCB、HD(”定義VIA化”)
◆ 圧縮
◆ SIMアウト | ||||||||||
<< Ver7.000.013では以下の項目が変更、修正されました >>
◆ DRC
◆ 信号線 連続線、メイクアップ
◆ 部品PIN、自動PIN
◆ ダイレクト編集
◆ 文字移動(BOX)
◆ アサインTX
◆ 文字データ |
||||||||||
<< Ver7.000.011では以下の項目が変更、修正されました >>
◆ DRC
◆ CHI出力
◆ ネットリスト編集
|
||||||||||
<< Ver7.000.009では以下の項目が変更、修正されました >>
◆ MPW合成
|
||||||||||
<< Ver7.000.008では以下の項目が変更、修正されました >>
◆ 塗り込みDRC
◆ DRC 2.塗り込みのボイドが外周から飛び出しているケースなどのクロスチェックを追加しました。
◆ ネットリスト更新 ◆ プリント ◆ スペクトライン 2.定義VIAとして読み込んだ中継VIAのランド属性が正しくない場合があり修正しました。 |
||||||||||
◆ 定義VIA表 2.Ver7.0
よりBGAに対応する為に、定義VIAに”ホール無し”という設定を追加してなおかつピンと中継VIAのランドやホールの <下図のようなIVH仕様(6層)の設定の場合> L1からL2へ導通した場合、中継VIAはそれぞれ次のようなランドとホールが発生します。 3.定義VIA表の更新処理([登録]ボタンを押して定義VIA表を閉じる)を高速化しました。
◆ 信号線メイクアップ
◆ ダイレクト接続、内層接続
◆ アサイン編集 2.ログファイル名選択ボタンを押すとアプリエラーとなる場合があり修正しました。
◆ DXF出力
◆ PCB表示
◆ 部品自動作成(CHIP)
◆ チャイルド登録
◆ ピン作成機能(部品PIN、自動PIN、SMDPIN)
◆ 文字配置
◆ DRC 2.シルクレジストのDRCで同レイヤのシルクを複数レベルに分けている場合、一部のレベルをDRCオフにしても同レイヤは全て 5.角ランドと付近の円弧ライン(塗り込み含む)とのクリアランスチェックが正しくない場合があり修正しました。 6.定義VIAモード以外のMPWでは配線チェック項目[定義VIA]をオフ固定に変更しました。 7.VIA番号にホール番号が未設定のピンやVIAに対して「〜のフラッシュにホールが設定されていません」
とエラー表示されますが 8.DRC実行中にエラー最大数を超えた場合、それを通知するダイアログ表示を追加しました。 9.配線チェック項目[同ネットPIN/VIAをチェックする] で、SMDピンのラインや塗り込みもチェック対象になりました。 10.ハッチングチェック有りの場合、アサイン名が無い部品の塗り込み(ピン)に対して余分なハッチングエラーを表示する場合があり 11.ピンの塗り込み、ラインとホールのチェックでルール表の[塗り込み―ホール]、[ライン―ホール]を参照していたので ◆ アサインチェック ◆ ネットリスト編集 ◆ 一部図形線化
◆ MPW比較
◆ 図形線 C削除
◆ MPW合成
◆ プリント
|
||||||||||
◆ 定義VIA表
― 定義VIAでピンを作成するには ―
◆ 部品−移動(矩形)
◆ 図形線−コーナー削除
◆ 合成
例:頭文字に A# を追加
◆ DXFイン/アウト
◆ DBLアウト
|